[文/不雅察者网陈念念佳]

5月25日，在2026海外电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发布“韬（τ）定律”，这是中国企业在全球半导体领域初度淡薄引颈产业发展的新原则。

频年来，摩尔定律靠近物理极限和经济效益的挑战，晶体管尺寸减轻带来的红利迟缓消退。在这一布景下，韬定律淡薄以时期缩微替代几何缩微，以系统性杜撰时期常数τ为主张，通过逻辑折叠等创新时间抓续压缩信号传播时延，进一步进步晶体管密度，提高芯片的性能。

5月25日，华为何庭波发表“半导体新旅途探索与实践”主旨演讲华为

韬定律和逻辑折叠等时间相较于传统的意料打算才能有什么样的上风？华为淡薄的新旅途可能对半导体行业的发展产生什么样的影响？实施的过程中又可能靠近什么样的挑战？不雅察者网与资深芯片商量巨匠、《芯片简史》作家汪波进行了对话。

不雅察者网：咱们应当何如领路韬定律的含义和作用？

汪波：永远以来，业界一纵贯过几何缩微来提高芯片的性能，这带来两种相悖的趋势：一方面，晶体管的尺寸束缚减轻，开关速率越来越快；另一方面，晶体管之间的连线变得越来越细，时期延长反而变得越来越长。

在早期，时期延长的问题并不严重。但笔据摩尔定律，集成电路上可容纳的晶体管数量每两年加多一倍，是以跟着晶体管的尺寸变小，处理速率变得更快，计较智力变得更强，影响数据读写速率的互连却变得越来越慢。由于计较机是一个全体，有计较也有存储，瓶颈从早期的计较速率激荡到目下的时期延长。

韬定律淡薄的布景，即是摩尔定律正在放缓，在尺寸缩微产生的效益越来越细小的情况下，华为寻求径直惩处时期延长的问题。通过杜撰芯片、电路乃至系统层面上的时期延长，杜撰计较、存储和通讯之间的延长，更根土产货惩处这个问题。

何庭波在中国科学院科技论文预发布平台上发表的论文

时期和空间其实是一体两面的，并非相互对立，而是相互关联的。比如说，咱们通过减轻尺寸让晶体管速率更快，实践上亦然达到了时期缩微的成果。华为通过逻辑折叠裁汰有用的连线，从而径直减少时期延长，雷同是竣事时期缩微的目的。两者的成果是疏导的。

是以，韬定律和摩尔定律并不是相互矛盾的，两者是相互兼容的关系。我以为，韬定律更贴近芯片计较的本色，芯片即是要处理信息，用户更关切处理信息所需的时期，而不是使用了些许个晶体管或者晶体管的尺寸有多大。韬定律开辟了一条不依靠尺寸缩微的新意料打算旅途，不错在莫得起初进光刻机的情况下制造出轮廓性能十分的芯片。

不雅察者网：为竣事τ缩微，华为在论文中淡薄了逻辑折叠（LogicFolding）的意料打算才能，不再袭取传统的平面意料打算，而是将重要旅途上的门电路散布到两个、将来以致更多个垂直堆叠的有源层中。这与行业依然在鼓励的3D堆叠封装时间有哪些隔离？与传统意料打算花样比较，逻辑折叠具有什么样的上风？

汪波：名义上看，华为淡薄的逻辑折叠和业界依然大鸿沟使用的3D堆叠有许多相似之处，但实质如故有很大的区别。依然得到袭取的3D堆叠，袭取的意料打算才能如故先在二维平面上进行平面的意料打算，完成一层的意料打算后再意料打算一层，然后堆叠成三维。

逻辑折叠则是从率先就把功能统筹散布在一个三维空间上，进行更天真、更高解放度的布局意料打算。一个功能或者某一个模块，一运转就分在两层上，形成高下垂直的关联，相互之间的距离更短，重要旅途会更短，时期延长也会更少。

逻辑折叠并不是针对封装或制造方面的创新，而是为了贯彻韬定律、减少时期延长淡薄的一个新旅途。是以，它具体袭取的某些时间，可能与学术界和产业界商量的时间存在重合，以致径直袭取现存的一些时间。

此外，华为淡薄的逻辑折叠不仅限于芯片层面，进取淡薄了系统层级的逻辑折叠，向下还有电路层级的逻辑折叠。在系统层，主若是愈加抽象的时期折叠，通过减少电路板之间的传输延长，竣事更紧凑、更高速的逻辑运算。

在更小的电路层，一颗芯片上的电路模块也散布在高下两层，然后互连起来，减少重要旅途长度。芯片层的逻辑堆叠只需要在特定接口上引出一些线来进行上基层的互连，联贯线并未几，联贯线之间的间距也比较长，约莫在40-50微米掌握。与之比较，电路层级的逻辑堆叠需要相等多的互连线，间距可能需要裁汰到2微米以致1微米，关于工艺和意料打算都曲直常大的挑战。

总体来看，逻辑堆叠的目的即是要在不减轻晶体管尺寸的情况下，杜撰芯片和电路的延长，让τ在韬定律的提醒下减轻。

不雅察者网：跟着东谈主工智能（AI）时间的高速发展，关于算力的需求节节攀升，何如提高AI系统的性能成为业界关切的焦点。针对AI系统，华为淡薄以斡旋总线（UnifiedBus）+高密度光互连节点引擎（HiONE）+3D折叠协同竣事τ缩微。与现存的AI系统意料打算比较，这些时间不错从哪些方面减少数据传输延长，从而竣事性能进步？

汪波：华为发布的预印本论文中指出，在大型AI集群中，进取80%的能量被蹧跶在数据迁移上。这个数据搬移的过程，有很大的时期延长。华为针对AI数据中心淡薄的三方面时间，即是为了减少这些延长，在系统层级而非芯片层级上减轻时期延长。

第小数即是斡旋总线，简称UB。传统芯片之间可能袭取许多不同的契约，数据穿过多层契约的过程中，每一次契约拯救都会加多延长。斡旋总线即是要用单一契约模样全非，裁汰拯救带来的延长，目下不错竣事延长杜撰500倍，从数十微秒着落到0.1微秒掌握。

第二点是高密度光互连节点引擎Hi-ONE，用光纤取代传统的铜缆。机架之间互连传统上袭取铜缆，但铜缆速率比较慢，需要蹧跶许多的电力，而且也很繁重。改用光互连不错减少时期延长和功耗，何况权贵提高带宽，每个模块大致提供8Tb/s的传输速率。

临了小数即是3D折叠时间。传统的2.5D折叠中，CPU或GPU位于中心，多样存储器排布在四周，通过总线互连起来。如果GPU的边长加多到原本的两倍，它的面积将加多到原本的四倍，计较智力也变成四倍，但排布在边际的存储器都只可加多到两倍。这就形成了闲居增长弧线与线性增长弧线之间的差距，GPU增大的越多，差距就越大。

5月10日，杭州一AI展馆展示的华为昇腾910系列AI芯片的AI考研计较卡ICphoto

3D折叠则是把存储器堆叠到GPU上方，使它们占用疏导的面积，GPU面积扩大些许倍，存储也雷同扩大些许倍。这么就不错使计较和存储按照同等的速率加多，减少存储方面的瓶颈。

总体上来说，关于AI系统，华为淡薄的时间不错竣事减少扫数这个词系统的延长、提高带宽和提高处理速率。

不雅察者网：笔据论文给出的目的，逻辑折叠不错有用提高晶体管密度和减少信号延长，从而竣事杜撰τ的主张。但另一方面，这也可能带来芯片功耗、散热、良率等方面的挑战，何如让业界接受新的叙事和意料打算才能也并非易事。您以为，韬定律在短期和永远靠近的最主要挑战是什么？

汪波：目下人人达成的一个共鸣是，逻辑折叠是全新的意料打算才能学，不再是在平面上进行意料打算或是在平面意料打算完之后再堆叠起来，而是从一运转就要在三维空间内意料打算，凤凰彩票(中国)官方网站琢磨每一部分电路是合适放在表层如故基层。这将带来全新的意料打算理念，学校里素质的意料打算才能也都靠近很大的变化。

另一个弘大挑战，即是EDA（电子意料打算自动化）器用的适配问题。涵盖观点意料打算、瞩目意料打算、疆城意料打算和考证的全历程意料打算器用，可能还有待征战。现存的传统EDA器用是经过了几十年的发展，才迟缓形成了一套全历程器用，笔据韬定律的意料打算才能也需要一定时期才能完成EDA器用的适配。

第三个挑战是良率、散热等问题。良率取决于许多方面，举例，上基层之间的海量互连条款间距必须缩到相等小，唯有1-2微米，以致小于1微米，这就条款联贯线对王人，瑕疵相等小。散热也需要作念好热管制，进行杜撰热阻等有益的商量。我治服，华为笃定已在这些方面作念了许多的探索。

不雅察者网：何庭波在演讲中提到，在8086期间，行业通过措施化内存总线将处理器和存储器解耦，但AI期间正在逆转这种趋势，逻辑和存储正在从头被推向考究的集成。跟着韬定律淡薄，将来半导体行业的发展标的可能发生什么样的变化？

汪波：进入AI期间后，计较和存储从头衔尾，如实正成为一种新的趋势，如HBM（高带宽内存）即是为了减少存储和计较之间的延长。华为袭取的3D折叠时间，其实即是想让计较和存储在3D空间中更紧凑地堆叠起来，进一步减轻计较和存储之间的距离，促进两者之间的交融。

我以为，这可能重塑半导体产业的发展标的。现时，计较和存储的厂商是分开的，最多只是将居品封装在沿路。但在交融理念的鼓励下，将来的居品可能在意料打算阶段就将计较和存储有机地交融在沿路，这可能是将来的一个标的。

晶体管的发明者约翰·巴丁、威廉·肖克利和沃尔特·布拉顿

不雅察者网：自摩尔定律于上世纪60年代淡薄以来，它一直是半导体行业的首要准则。您在《芯片简史》中提到，摩尔定律不单是是对国法的总结，更已成为业界的一种“信仰”。但跟着提醒晶体管减轻的登纳德缩放定律迟缓失效，物理层面上的收尾似乎已让摩尔定律贴近极限。

华为在论文中淡薄了韬定律关于τ缩微的预测：微缩因子α与应用场景干系，在功耗受限的迁移建树中，α约为每年1.3倍；在自动驾驶系统中，α约为每年1.5倍；在AI系统中，α最高可达每年10倍。但通过折叠提高晶体管密度，仍然存在物理层面上的收尾，是否也将使韬定律靠近雷同摩尔定律的瓶颈？

汪波：在华为发布韬定律论文后的第二天，也即是5月26日下昼，华为的时间巨匠作念了一个敷陈。在回应发问时，其实也有不雅众问到这个问题，即韬定律的最大极限在何处？其时，华为的架构师回应说，短期内还莫得看到逻辑折叠的鸿沟，行为一个工程师，他的责任即是在将来遭遇新的进击时去惩处这些问题。

韬定律的极限，可能更合适留给学术界探讨。我举个例子，摩尔定律刚刚淡薄的时候，摩尔也在1965年的论文中提到芯片可能遭遇的挑战，但莫得给出极限。到70年代，加州理工学院的卡弗·米德素质作念了一个估算，以为晶体管尺寸减轻到150纳米即是极限了。咱们知谈，其后芯片的尺寸缩微卓绝了这个数字，到本世纪初变成几十纳米，目下还减轻到几纳米。

这就像是东谈主们在剥洋葱一样，一层一层地剥开，束缚发现新的可能。是以这个问题，需要留到将往来解答，咱们可能发现更远的极限在等着咱们。

不雅察者网：频年来，好意思国在半导体等领域针对中国实施的一系列制裁和打压，让华为等中国企业更早碰到了这堵“墙”，促使中国商量东谈主员先一步进行投资商量并获得冲破。在这么一个经济高度全球化、相互相互依存的期间，韬定律淡薄的全新意料打算准则是否会重塑全球芯片行业花样？

汪波：现存芯片行业的花样是高度依赖制造，尤其是先进制程工艺。即使大问候料打算出相等复杂的芯片，创意也可能受限于工艺、产能和制变资本，无法得到竣事。但韬定律可能从头引发出意料打算的创意，在三维空间中更天真、更解放地进行有创意的意料打算，可能从头加多意料打算的价值。

意料打算的价值在行业中的比重可能有所加多，回到与先进制程同等的地位。在这个意旨上，我以为韬定律会让意料打算和制造达到新的均衡，从而改造芯片行业的花样，让一些很好的创意在不需要先进制程的情况下也能得到竣事，同期性能不错比好意思使用起初进工艺制造的芯片。

不雅察者网：华为发布韬定律的论文后，许多好意思国和欧洲媒体以为，中国正探索出一条绕开好意思国时间紧闭、开脱对西方半导体建树依赖的自主旅途，好意思国的制裁迟缓失去成果。您对中国半导体行业的发展有什么样的接洽？

汪波：华为在论文中给出了一个主张，接洽到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平；到2035年，AI系统硬件集成度将增长100倍以上。我以为在接下来这9年时期里，国内不错在莫得先进光刻机的情况下络续提供高性能的芯片和AI系统，为发展高端EUV光刻机争取到一个计谋窗口。

另一方面，引颈产业从尺寸的缩微转向时期的缩微，需要一定的时期，EDA、芯片散热等问题也需要小数小数的攻克。

一言以蔽之，我以为华为开辟了一条新的旅途，天然还靠近许多繁重和挑战，但依然令东谈主期待。

不雅察者网：将来，半导体行业是否可能探索新的材料途径，再一次竣事如同夙昔晶体管取代电子管一样的时间改进？

汪波：学术界依然在这一方面探索了几十年时期。让咱们转头一下半导体发展的历程，为什么晶体管大致在20世纪40年代到50年代取代电子管？在那时，电子管其实即是一个真空的玻璃管，除了散热繁重、不适当等问题除外，一个重要不及即是它没办法进行尺寸的缩微。电子管再小，也有一个玻璃罩，需要抽成真空，减轻到厘米级之后很难进一步缩微。

是以，电子管就迟缓被晶体管取代，因为晶体管不错束缚进行缩微。从目下的商量来看，可能存在三种旅途。

一种旅途即是络续缩微，也即是“延续摩尔”（MoreMoore），天然难度相等大，红利也迟缓减少，但尺寸的缩微目下还莫得完竣罢手。还有一条首要旅途是“推广摩尔”（MorethanMoore），通过雷同堆叠的花样，络续提高晶体管密度，将来会延续一段时期。

如果这两条旅途都走欠亨，接下来可能即是“卓绝摩尔”（BeyondMoore）的旅途，征战使用新材料的晶体管。目下，有一些选项，比如使用碳纳米管代替传统的硅材料，制成碳纳米管场效应晶体管（CNTFET），它的性能相等好，但大鸿沟制备比硅材料繁重许多。

另一个选项是顾忌电阻器，这是一种基于氧化物半导体、雷同晶体管的元件，既不错竣事开关，也不错竣事一定的存储和顾忌。但这种材料雷同靠近制备和器件一致性等方面的挑战，还无法匹配现时处理器的性能和鸿沟。

是以，这些领域的商量主要如故在学术界进行，工业界暂时莫得进入渊博的资金和东谈主力，可能还在严慎地跟踪。关于产业界，如果大致应用现存的制程去络续提高晶体管密度，他们莫得太多的能源去切换到全新的材料。可能唯有到前两种旅途接近特地时，“卓绝摩尔”的第三条旅途才会成为主流的遴选。

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